Modelling Reliability under Variability

While feature sizes are continuously scaled towards atomic dimensions, industry is increasingly confronted with unexpected physical artefacts to be considered at each new technology node. Among these, process variation and parameter degradation lead to reliability concerns impacting integrated circuit design at all abstraction levels.

As variation and degradation may become a limiting factor for future scaled technologies, there has been a tremendous research effort in understanding these artefacts. Versatile tools, allowing consideration of these artefacts and their combined impact during the design of ICs are still in their infancy. Rather than developing yet another design support methodology, we aim to combine and refine existing reliability and variability prediction methodologies at the abstraction layers with highest industrial importance: Register transfer (RT) level - usual design entry, gate level – where most design for reliability (DfR) techniques are applied, and transistor level - where final sign-off is made. MoRV will cover the strong relationship between variability and ageing, which are usually treated separately, fostering the idea of treating ageing as a form of time-dependent variability. Combined models from transistor, over gate, to RT level will be characterized directly from silicon measurement and all models will be able to interpret the same characterization data base from the silicon measurement.The results will be introduced into a reference design flow combined with a multi-level multi-physics engine. Final goal of MoRV is to enable automated synthesis from specification to circuit. Each model layer will offer reliability and variation prediction for typical and worst case scenarios in order to assess the effectiveness of available design techniques.

Aufgrund der stetigen Miniaturisierung in Richtung atomistischer Dimensionen wird die Industrie in gesteigertem Maße mit unerwarteten physikalischen Effekten konfrontiert. Unter anderem führen Prozessvariationen und Parameterdegradation zu Zuverlässigkeitsproblemen, die den Entwurf integrierter Schaltungen auf allen Abstraktionsebenen beeinflussen.

Da sich Variation und Degradation als Grenze für zukünftige, skalierende Technologien herausstellen könnte, wurde bereits viel Forschungsaufwand zum Verständnis dieser Effekte betrieben. Allerdings befinden sich universell einsetzbare Werkzeuge, welche die Effekte und deren Auswirkungen auf den Schaltungsentwurf berücksichtigen, noch in einem Anfangsstadium. Anstelle von der Entwicklung neuer Methodiken für die Entwurfsunterstützung ist es das Ziel dieses Projekts, bestehende Methodiken für die Zuverlässigkeitsvoraussage zu verbessern und zu kombinieren, und zwar für jene Abstraktionsebenen, welche industriell am bedeutsamsten sind: Register-Transfer-Ebene und Transistor-Ebene. MoRV wird die strenge Beziehung zwischen Variationen von Herstellungsparametern und Alterung abdecken, die bisher üblicher Weise getrennt behandelt worden sind, indem davon ausgegangen wird, dass Alterung von Bauelementen als eine Art zeitabhängige Variation gesehen werden kann. Kombinierte Modelle, ausgehend vom Transistor-, über das Gate- bis hin zum Register-Transfer-Level, werden direkt mittels Siliziummessungen charakterisiert. Die Ergebnisse fließen schließlich in einen Referenz-Schaltungsentwurf ein. Das letztliche Ziel des Projekts besteht darin, die automatische Generierung von der Spezifikation bis zur fertigen Schaltung zu ermöglichen. Jede Modellebene liefert Voraussagen über Zuverlässigkeit und Variationen für typische und worst case-Szenarien, wodurch die Leistungsfähigkeit bestehender Entwurfstechniken bewertet werden kann.