Im Zuge einer Ultra-Low-Power-Studie von
G. SCHROM et al. [66], die sich mit aktuellen
Entwurfsstrategien für die Reduzierung der Versorgungsspannung befaßt,
wurden ein 0.35
m-Prozeß mit 0.2 V Versorgungsspannung für
statische Logik und ein 0.5m-Prozeß mit 0.5 V
Versorgungsspannung für dynamische Logik entworfen.
Die beiden experimentellen Entwürfe gehen bis an die untere Grenze der Versorgungsspannung, das bei dem Prozeß für statische Logik durch die noise margins, bei jenem für dynamische Logik durch die leakage time, und damit durch das Verhältnis von Einschalt- zu Ausschaltstrom [66] bestimmt wird.
Zur Bestimmung von Verzögerungszeit und Verlustleistung ist die Schaltungssimulation eines Ringoszillators sinnvoll, da diese am besten Auskunft über die zu erwartenden Zeitverläufe gibt. Leider sind aktuelle Netzwerkanalyseprogramme wie SPICE nicht darauf eingerichtet, Ultra-Low-Power-Technologie zu simulieren. Der Grund liegt darin, daß die gängigen analytischen Modelle für MOS-Transistoren alle für starke Inversion ausgelegt sind. Im Grenzbereich von schwacher zu starker Inversion, also dort, wo die Transistoren tatsächlich betrieben werden, versagen die Modelle.
So wurde mit dem neuen Simulator der Ringoszillator mittels verkoppelter Bauteilsimulation analysiert. Die Ergebnisse der verkoppelten Bauelementsimulation bieten wertvolle Aufschlüsse über Schaltleistung und -verzögerung, sind etwas zuverlässiger und aussagekräftiger als reine Schaltungssimulationen und bieten vor allem die Möglichkeit, die Modelle zur Schaltungssimulation im transienten Fall zu kalibrieren.
Die Herstellung der Transistoren wurde in der Simulationsumgebung VISTA simuliert. Als Resultat erhält man die Dotierungsprofile der Bilder 10.5 und 10.6 für den 0.2-V-Prozeß.
Die beiden Transistoren wurden so aufeinander abgestimmt, daß ihre statischen Eingangskennlinien (Drainstrom über Gate-Source-Spannung) sich bei der halben Versorgungsspannung schneiden, sodaß die halbe Versorgungsspannung am Eingang genau die halbe Versorgungsspannung am Ausgang ergibt (Bild 10.3).
Man erkennt den Qualitätsunterschied zwischen dem n-MOS und dem p-MOS: der n-Kanal-Typ hat eine größere Steigung der Kennlinie, was für den Schaltungsentwurf vorteilhaft ist. Die statischen Ausgangskennlinien zeigen diesen Unterschied ebenfalls (Bild 10.4). Beide Kennlinienfelder wurden mit MINIMOS gerechnet.
Die Eingangskapazität der beiden Transistoren beträgt etwa 8 fF.
Dieser Wert versteht ist als Nennwert zu verstehen, da die Kapazität
stark vom Zustand des Inverters abhängt.
Bild 10.7 zeigt die statische Übertragungsfunktion des
Inverters. Diese ist parametrisiert mit dem Weitenverhältnis
der beiden Transistoren. Aus solchen Kurvenscharen
kann man die Rauschabstände für verschiedene Eingangslastfaktoren
abschätzen. Dazu müssen die Signalpegel von verschiedenen Kurven
verwendet werden, wobei jeweils die ungünstigste Kombination zu
wählen ist.
