Integrierte Schaltungen mit geringem Leistungsverbrauch gewinnen wegen des schnell wachsenden Marktes für portable Geräte stetig an Bedeutung. Hochleistungs-Anwendungen, wie zum Beispiel Mobiltelefone, benötigen schnelle Schaltungen mit geringer Ruheleistung, um eine lange Betriebsdauer zu ermöglichen. Daher müssen Transistoren mit niedrigen Leckströmen und hohen Treiberströmen bereitgestellt werden.
Herkömmliche Herstellungsmethoden werden bald an ihre Grenzen stoßen, falls die Strukturgrößen von integrierten Schaltungen weiter so schnell schrumpfen. Neue Bauteilarchitekturen werden helfen, mit dem Fahrplan der Halbleiterindustrie Schritt zu halten. Besonders Dotierungsprofile bieten große Freiräume zur Leistungssteigerung der Transistoren, weil sie ihre innere Funktionsweise bestimmen.
Die vorliegenden Arbeit beschreibt die automatisierte Optimierung von MOS-Dotierungsprofilen innerhalb der TCAD Umgebung SIESTA. Die Dotierung zwischen und unterhalb der Source/Drain-Wannen wird auf einem orthogonalen Optimierungsgitter diskretisiert, was fast beliebige zweidimensionale Formen ermöglicht. Ein linearer Optimierer variiert die Dotierungsparameter und findet durch numerische Bauteilsimulation mit MINIMOS-NT das optimale Dotierungsprofil. In weiteren Optimierungsverfahren werden analytische Implantationsmodelle benutzt, um die Dotierungsprofile zu glätten.
Zwei Bauteilgenerationen werden betrachtet, eine mit 0.25 
m, die andere
mit 0.1 m Gate-Länge. Die Bauteilgeometrien, sowie die
Source/Drain-Dotierungsprofile werden während der Optimierung konstant
gehalten, und die Versorgungsspannungen passend für Ultra-Low-Power Zwecke
gewählt.
In einer ersten Optimierungsstudie werden die Treiberströme von NMOS
Transistoren maximiert und der Leckstrom unterhalb von 1 pA/m gehalten.
Es ergeben sich Peaking-Channel-Doping Transistoren (PCD) mit schmalen
Dotierungsgipfeln, die asymmetrisch im Kanal plaziert sind. Dadurch werden
Verbesserungen der Treiberströme von 45% für den 0.25 m,
beziehungsweise 71% für den 0.1 m Transistor verglichen mit einem
gleichförmig dotierten Transistor erzielt. Der PCD Transistor wird
genauestens untersucht um seine Überlegenheit hinsichtlich des
Treiberstromes zu erklären. Er wird mit bereits bekannten Strukturen
verglichen und mögliche Alternativen für die Praxis werden
vorgeschlagen.
In einer zweiten Optimierungsstudie werden die Gatterverzögerungszeiten
von kompletten CMOS Invertern minimiert. Die Dotierungsprofile beider
Transistoren, NMOS und PMOS, werden gleichzeitig optimiert und es ergeben sich
wieder PCD Transistoren. Die Invertergeschwindigkeiten werden um 54% für
den 0.25 m, beziehungsweise um 97% für den 0.1 m Transistor
verbessert.