Die CMOS-Technologie
mit ihrer geringen Verlustleistung und sehr guten
Störspannungsabständen übernahm in den letzten Jahren die dominierende Rolle am
Bauteilsektor. Die CMOS-Technologie übernahm den SRAM
-,
DRAM- und Mikroprozessor-Markt, weil durch Skalierung
der Schaltungen diese Technologie mehr profitiert als die Bipolar-Technologie [Sch91a].
Eine weitere signifikante Geschwindigkeitssteigerung erhält man, wenn der CMOS-Chip
bei tiefen Temperaturen eingesetzt wird. Bei einem Betrieb bei Kühlung mit
flüssigem Stickstoff erhöht sich dadurch die Trägerbeweglichkeit, reduzieren sich
Widerstände von Leiterbahnen
und verringert sich die 
-Problematik beinahe um eine
Größenordnung [Bak90].
Um eine funktionierende Schaltung zu fertigen, müssen verschiedene geometrische Strukturen auf dem Substrat erzeugt werden. So müssen p-Kanal- von n-Kanal-Transistoren vertikal durch eine Oxidbarriere, das Feldoxid (LOCOS), voneinander isoliert werden. Auf diese Transistorstrukturen werden Leiterbahnen, die meist aus Aluminium bestehen und durch Oxidschichten isoliert sind, in mehreren Lagen aufgebracht.
Im allgemeinen ist es nicht möglich, die endgültige Struktur direkt auf dem Substrat zu erzeugen. Es ist vielmehr ein zweistufiges Verfahren anzuwenden: Die ganze Scheibe wird mit dem aufzubringenden Material bedeckt (Deposition) und diese wird selektiv zur Strukturbildung durch Ätzverfahren entfernt. Für die Herstellung von Aluminiumleiterbahnen ist es daher notwendig, die ganze Oberfläche mit einer gleichförmigen Aluminiumschicht zu bedecken. Darauf ist eine gleichförmige lichtempfindliche Lackschicht aufzubringen. Die abzubildende Struktur wird über Masken, meist 1:1 oder 5:1 verkleinert, auf die Photolackschicht projiziert, danach werden die abgedunkelten Stellen der Lackschicht nach der Photolackentwicklung (bei einem photopositiven Lack) entfernt. Mit dieser stabilen Photolackstruktur kann in einem nachfolgenden Schritt durch Ätzen der unbedeckten Aluminiumflächen eine Leiterbahnstruktur aufgebaut werden. Danach ist der restliche Photolack von der Scheibenoberfläche zu entfernen.
Um eine integrierte Standardschaltung zu fertigen, sind 10-18 verschiedene
Strukturierungsschritte notwendig.
Die aus [Sch91a] entnommene und um die letzte Spalte erweiterte Tabelle der
nächsten Seite zeigt
den Trend in der Prozeßkomplexität. Die großen Chipflächen moderner digitaler
Bauelemente und ein hoher Fertigungsdurchsatz verlangen möglichst
große Scheibendurchmesser. Die Obergrenze für Serienfertigungen liegt derzeit
bei 8 Zoll. Die vorletzte Zeile in der Tabelle zeigt den steigenden Trend
in der Maskenanzahl, welcher sich im Fertigungsaufwand wiederspiegelt. Er ist einerseits im
Technologiewechsel zu CMOS und komplexeren Verdrahtungstrukturen mit mehreren
Metallisierungsebenen zu begründen,
andererseits wurden die Signalverzögerungszeiten der Transistoren durch Skalierung und
Optimierungsmaßnahmen, wie zum Beispiel durch die Verwendung von selbstjustierenden
Gate-Masken, und eine geringere Eindringtiefe der Source/Drain-Inseln, massiv verringert.
Die Idee, eine endgültig aufgebrachte Schicht für einen Implantierungsschritt auszunutzen, findet man beim Polysilizium-Gate wieder. Implantiert wird in das Source/Drain-Gebiet, wobei die Polysiliziummaske als Abschirmung des Kanalgebiets dient. Die Vorteile dieser selbstjustierenden Masken, welche durch diese Maßnahme die Überlappung zwischen Gate und Source/Drain stark reduzieren, sind die stark reduzierten Gate-Source- und Gate-Drain-Kapazitäten.
Die technologische Möglichkeit einer Integration von n- und p-Kanal-MOS-Transistoren bedeutet vor allem eine entscheidende Verringerung der Verlustleistung, da komplementäre Ausgangsstufen ohne Querstrom die folgenden Bauteile treiben können. Andererseits muß ein erhöhter technologischer Aufwand zur Isolation von n-Kanal-MOS und p-Kanal-MOS-Transistoren in Kauf genommen werden.
