1.2 Technologie

Die Herstellung eines Integrierten Schaltkreises ist ein sehr aufwendiges Unterfangen. Es bedarf mehrerer hundert Prozessschritte, die nacheinander durchgeführt werden müssen. Die einzelnen Prozesse lassen sich in zwei große Gruppen einteilen, den front-end-Prozessen, die zur Herstellung der aktiven Schaltelemente auf der Oberfläche des Substrats dienen, und den back-end-Prozessen, welche die Verbindungsstrukturen erzeugen. Zu den front-end-Prozessen gehören hauptsächlich Ionenimplantation, Diffusion, Oxydation, back-end-Prozesse sind unter anderem Ätzen, Deponieren und Planarisieren. Daneben stehen die Lithografie-Prozesse, wie das Aufbringen von Fotolack, Belichten und Entwickeln, die in beiden Gruppen überall dort vorkommen, wo eine Struktur von einer Vorlage (Maske) auf den Chip übertragen werden muss. Im Folgenden soll lediglich auf die Prozesse zur Herstellung der Verbindungsstrukturen näher eingegangen werden.

Die einzelnen Metallisierungsebenen werden Lage für Lage aufgebaut. Zwei gängige Herstellungsverfahren sind in den beiden folgenden Abbildungen dargestellt.

Abbildung 1.2: Herstellung einer Metallisierungsebene und Durchkontaktierungen in einem konventionellen Prozess

Abbildung 1.2 zeigt die wichtigsten Prozessschritte der konventionellen Methode. Für jede Metallisierungsschicht wird folgendermaßen vorgegangen: Zuerst wird ein Dielektrikum (SiO$_2$) auf die Metallverbindungen der vorigen Ebene aufgetragen (I). In diese Schicht werden Löcher geätzt, wo später Durchkontaktierungen (sogenannte Vias) zwischen der vorigen und der neuen Ebene entstehen sollen (II). Dabei handelt es sich in Wirklichkeit nicht nur um einen, sondern gleich um eine Reihe von verschiedenen Prozessschritten: Zuerst wird eine Fotolackschicht aufgetragen, auf die dann eine Maske, die die Struktur der Durchkontaktierungen enthält, projiziert wird. Anschließend wird entwickelt, wobei der Fotolack an den belichteten Stellen aufgelöst wird. Dann erst kann das Ätzen erfolgen und zum Schluss wird der restliche Fotolack entfernt.

Als nächstes wird die Metallschicht deponiert und gleichzeitig werden die Vias gefüllt (III). Was in der Abbildung als eine einzige homogene Schicht dargestellt ist, besteht in der Praxis meist aus mehreren Lagen: Zuerst wird eine Schicht, meist aus Titan bzw. Titannitrid aufgebracht, die eine gute Haftung zum darunterliegenden SiO$_2$ gewährleistet und auch als Barriere gegen Diffusion und Elektromigration dient. Da diese Materialien einen sehr hohen spezifischen Widerstand haben, versucht man die Dicke so gering wie möglich zu halten (etwa [10-40]nm). Dann erst kommt der eigentliche Leiter, eine Schicht aus reinem Aluminium oder einer Legierung mit einigen Prozent Kupfer. Zu oberst kommt üblicherweise noch eine dünne Lage eines lichtabsorbierenden Materials (z.B. TiN), um störende Reflexionen bei nachfolgenden Lithografieschritten zu vermeiden.

Um aus der durchgehenden Metallschicht einzelne Leiter zu formen, wird in einem Lithografieschritt eine Maske aufgebracht, um die Zwischenräume zu ätzen (IV).

Dann wird eine dielektrische Schicht (SiO$_2$) aufgetragen, die die Isolation zur nächsten Ebene bildet (V). Dabei können auf der Oberfläche Unebenheiten auftreten, die sich für die nachfolgenden Prozessschritte als störend erweisen würden. Es kann deshalb noch notwendig sein, die Oberfläche durch chemisch-mechanisches Polieren (CMP) zu planarisieren.

Abbildung 1.3: Herstellung einer Metallisierungsebene und
Durchkontaktierungen in Dual-Damascene Architektur

In Abb. 1.3 wird eine Metallisierungsebene im sogenannten Dual-Damascene Verfahren hergestellt. Wie bei der konventionellen Methode, wird zuerst mit einer SiO$_2$-Schicht zwecks Isolierung begonnen (I).

Dann wird eine dünne Si$_3$N$_4$-Lage aufgetragen, in die an den Stellen, wo später Vias entstehen sollen, Löcher geätzt werden (II).

Es folgt eine weitere SiO$_2$-Schicht (III), in die anschließend Wannen geätzt werden, wo Leitungen entstehen sollen (IV). Dabei handelt es sich um einen selektiven Ätzprozess--es wird ein Ätzmittel verwendet, das nur das SiO$_2$ auflöst aber Si$_3$N$_4$ nicht angreift. Nur an Stellen, wo zuvor die Si$_3$N$_4$-Schicht geöffnet wurde, wird bis zur darunter liegenden Metalllage durchgeätzt.

Anschließend wird das Metall für die nächste Lage deponiert, wobei Durchkontaktierungen und Leitungen gleichzeitig aufgefüllt werden (V). Die Metallschicht besteht wieder aus einer dünnen Diffusionsbarriere und dem eigentlichen Leitungsmetall.

Das überschüssige Metall wird anschließend durch chemisch-mechanisches Polieren (CMP) wieder entfernt (VI). Bevor nun wieder SiO$_2$ als Isolation zu nächsten Leiterschicht deponiert wird, bringt man noch eine dünne Schicht eines dielektrischen Materials auf, das als Diffusionsbarriere nach oben hin dient (nicht in der Abbildung dargestellt).

Der Dual-Damascene Prozess scheint aufwendiger zu sein als der konventionelle Prozess, hat aber zwei bedeutende Vorteile: Es entfällt das Ätzen vom Metall, und es ist möglich, das Metall rundherum mit einer Diffusionsbarriere ``einzupacken''. Diese beiden Eigenschaften machen die Dual-Damascene Architektur für Kupfer-Interconnects besonders geeignet, da einerseits das Cu-Ätzen prozesstechnisch sehr schwierig ist und andererseits Kupfer sehr gut in SiO$_2$ diffundiert und deshalb unbedingt von allen Seiten mit einer Diffusionsbarriere umgeben sein muss.