Es wird in diesem Abschnitt die Prozeßfolge für den DMOS-Prozeß kurz beschrieben [97]. Den Großteil der Prozeßschritte enthalten alle modernen DMOS-Prozesse, einige Details sind aber für den SIEMENS-DMOS-Prozeß spezifisch.
Die DMOS-Technologie weist enge Verwandtschaft mit bipolarer Leistungstechnologie auf. Wesentliche Prozeßschritte, wie das Einbringen eines buried layers (einer vergrabenen Schicht) oder das epitaktische Aufwachsen von Silizium sind Prozeßschritte, die bei Standard-(C)MOS-Prozessen nicht vorhanden sind.
Der DMOS-Prozeß ist auf den 
-Kanal DMOS-Transistor optimiert. In dieser
Technologie können alle anderen für die Integration von
Logikschaltkreisen, die die Leistungsbauteile ansteuern oder überwachen,
(aber auch von analogen Funktionen, wie Stromregelungen) wesentlichen
Bauteile hergestellt werden. Diese Bauteile sind - und 
-Kanal MOSFETs,
die in der besprochenen Technologie bis ca. 
einsetzbar sind, 
-
und 
-Bipolartransistoren, die als sog. Mittelspannungsbauteile (in der
untersuchten Technologie) bis etwa 
Verwendung finden können, und
-Kanal Hochvolt-Transistoren. Letztere sind als laterale Typen
ausgeführt. Die Simulation und Analyse dieses Typs von
Hochvolt-Transistoren ist etwa in [30] ausführlich behandelt.
Diese Standard-Bauelemente arbeiten wesentlich schlechter als solche, die in
dafür optimierten Technologien gefertigt werden. Jedoch reicht das erzielte
Verhalten aus, um die notwendigen Funktionen im selben IC integrieren zu
können (Smart Power Technologie - SPT).
Im folgenden werden die Fertigungsschritte lediglich auf den
-Kanal DMOS-Transistor bezogen beschrieben (siehe Abb. 2.13).
Bei der hier beschriebenen DMOS-Technologie dient -Silizium in
-Orientierung (höchste
Oberflächenbeweglichkeit, geringe Dichte an Oxidladungen, siehe
Abschnitt 2.1.3) als Substrat. Als erster Prozeßschritt wird
eine -Implantation für den buried layer in den Gebieten der
DMOS-Transistoren eingebracht. Danach erfolgt eine lang dauernde
Diffusion bei hoher Temperatur. Dadurch diffundiert die -Dotierung weit
von der Substratoberfläche weg. Bei diesem Diffusionsschritt bildet sich
eine Oxidschicht auf dem Substrat, die weggeätzt wird, um für die folgende
Epitaxie eine möglichst gute Oberfläche zur Verfügung zu haben. Damit
durch den Ätzvorgang nicht wieder ein Großteil des buried layers
abgetragen wird, ist eine weite Ausdiffusion notwendig.
Vor dem epitaktischen Aufwachsen erfolgt eine 
-Belegung rund um die
Gebiete der DMOS-Transistoren für die sog. untere Isolierung. Diese Ringe
dienen als Isolation der
DMOS-Transistoren gegenüber den benachbarten Bauelementen und werden
kontaktiert. Sie bilden den vierten Anschluß des DMOS-Transistors.
Damit ist der DMOS-Transistor zur Gänze von -Material umgeben, das auf
das niedrigste Potential in der Schaltung gelegt werden kann. Diese
,,vollisolierte`` Technologie erlaubt
es, den DMOS-Transistor sowohl als sog. high-side switch (der
Schalttransistor ist direkt an die Lastversorgungsspannung
angeschlossen, die Last befindet sich zwischen Sourcekontakt und Masse) als
auch als low-side switch (der Schalttransistor liegt an Masse, die
Last zwischen der Lastspannung und dem Drainkontakt) zu verwenden. Die
-Übergänge zwischen buried layer und dem -Substrat
bzw. zwischen Driftgebiet und den -Isolierungen sind immer gesperrt.
Auf diese
Belegung folgt eine Diffusion und danach das epitaktische Aufwachsen
von -Silizium, das die niedrig -dotierte Driftzone ergibt. Die Dicke
der Epi-Schicht beträgt ca. 
. Durch einen weiteren
Diffusionsschritt werden buried layer und die untere Isolierung in
das Epi-Gebiet ausdiffundiert. Danach wird die obere Isolation an jenen
Stellen eingebracht, an den schon die untere Isolation implantiert
wurde. Weiters wird an jenen Stellen, an denen der Drainanschluß erfolgen
soll, eine 
-Dotierung aufgebracht. Obere und untere Isolierung sowie die
Drain-Kontaktierung und der buried layer wachsen durch einen weiteren
Diffusionsschritt zusammen.
Die folgenen Prozeßschritte sind von einem Standard-CMOS-Prozeß
abgeleitet. Sie betreffen die Einbringung einer -well Implantation
(für die -Kanal Transistoren), die Aufbringung des
Gateoxids (
) und des -Polysiliziums als Gatematerial.
Eine TEOS-Schicht (Tetraäthylsilikat [103][117]) maskiert die
Gateätzung und definiert damit die Gebiete der darauffolgenden -Bor und
-Arsen Implantation für den -body und das -Sourcegebiet.
Da sich der Kanal aus der unterschiedlich weiten
Ausdiffusion von -body und -Sourcegebiet ergibt und dieser in
seiner Länge einerseits die Vorwärts-Durchbruchspannung, die
Kanalleitfähigkeit und die Steilheit des Transistors und andererseits in
seinem Dotierungsverlauf die Schwellspannung wesentlich bestimmt, sind die
Ansprüche an die Prozeßführung in diesem Bereich sehr hoch.
Dieser Prozeß zeichnet sich im Gegensatz zu herkömmlichen DMOS-Prozessen
durch eine selbstjustierende DMOS-Zelle aus [98]. Durch Aufbringen
einer weiteren TEOS-Schicht und darauffolgendes Zurückätzen wird ein
TEOS-Spacer (siehe Abb. 2.8) an den Rändern der
Sourceöffnung der DMOS-Zelle zum Gateoxid bzw. Polysilizium hin
angebracht, der die Grabenätzung des Sourcekontakts und die nachfolgende
Einbringung der -Implantation zur besseren Kontaktierung des -bodies maskiert. Die nichtplanare Sourcekontaktierung erlaubt besonders
geringe Sourcekontaktweiten und die Optimierung des On-Widerstands (siehe
Abschnitt 3.1.4 und Abschnitt 3.2.2.1). Je geringer
der Widerstand des Sourcekontakts zum -body ist, desto besser wird
der parasitäre 
-Transistor unterdrückt, der aus
Sourcegebiet, -body und Driftzone gebildet wird. Dies ist
wünschenswert, um die Vorwärts-Spannungsfestigkeit zu garantieren (siehe
Kapitel 4).
Abbildung 2.8: Source- und Kanalgebiet nach der
-body- und der -Sourceimplantation und Diffusion (a), nach
Aufbringung des TEOS-Spacer (b) und nach der Sourcegrabenaetzung und
der -Implantation zur besseren Kontaktierung des -bodies (c).
Der Prozeß wird durch die Öffnung der -Kontakte, die Metallisierung
und Passivierung abgeschlossen. Wird eine Oxidschicht für eine
Kontaktierung geöffnet, kann sie bei einer vorangehenden Implantation von
Dotierstoffen so geschädigt werden, daß sich durch Naßätzen
eine optimale Flankensteilheit der Kontaktöffnung ergibt. Dies erlaubt eine
gleichmäßigere Dicke des Kontaktmaterials im Kontaktloch und auf dem
Oxid (Stufenbedeckung, siehe Abb. 2.9). Das ist bei hohen
Stromdichten in Leistungsbauelementen nicht unbedeutend, um Zuleitungs-
bzw. Kontaktwiderstände zu minimieren. Andere Methoden zur Ätzung von
Kontaktlöchern sind in [103] angegeben.
Abbildung 2.9: Kontaktierungen für gerade und schräge
Kontaktlochöffnungen.
Der Prozeß besteht aus insgesamt 13 Masken-Schritten (inklusive Passivierung). Die Abbildungen 2.10 bis 2.14 zeigen die Struktur der in dieser Technologie gefertigten Bauelemente.
Abbildung 2.10: Schnitt durch den - und -Kanal MOSFET
in DMOS-Technologie.
Abbildung 2.11: Schnitt durch den -Bipolartransistor in
DMOS-Technologie.
Abbildung 2.12: Schnitt durch den -Bipolartransistor in
DMOS-Technologie.
Abbildung 2.13: Schnitt durch den -Kanal DMOS-Transistor
(vertikal).
Abbildung 2.14: Schnitt durch den -Kanal
Hochvolt-Transistor (lateral).