7.3 Abschätzung der Bitleitungskapazität einer DRAM-Struktur

In dynamischen Speicherbausteinen bilden meist ein MOS-Transistor und eine Kapazität eine Speicherzelle. Zur Adressierung der einzelner Speicherplätze (Zellen), sind diese in einer Matrixstruktur angeordnet [Wan89][Nis94][Nis92][Kla93][Kag91][Fuj89][Cho89].

Die in Abbildung 7.5 gezeigte Schaltungsstruktur eines Ausschnitts einer Speichermatrix zeigt 20 Speicherzellen. Wird eine Wortleitung (WL) aktiviert, so wird jene Zeile über die Bitleitungen (BL) ausgelesen, das Signal regeneriert und gleich wieder zurückgeschrieben. Übliche Matrixgrößen bei neuen Speicherstrukturen sind 256-1024 parallele Bitleitungen und 128-256 Wortleitungen.

  
Abbildung 7.5: Schaltplan einer Speichermatrix

Die Gegenelektrode des Speicherkondensators wird meist auf die halbe Versorgungsspannung gelegt, um die Feldstärke im Kondensatordielektrikum zu halbieren.

Die Anzahl der Wortleitungen begrenzt den minimalen Signalhub an den Leseverstärkern. Als unterste Grenze der Speicherkapazität wird ungefähr angegeben. Die Größe der parasitären Bitleitungskapazität stellt dadurch eine harte Begrenzung für die Anzahl der parallelen Wortleitungen dar, da sie oft ein Vielfaches der Speicherkapazität beträgt, und dadurch auf den Spannungshub am Leseverstärkereingang einen wesentlichen Einfluß hat. Die Länge der Wortleitung und damit die Anzahl der Bitleitungen wird im wesentlichen durch die R'C'-Leitungsbeläge bestimmt.

Da aus einem kleinen Signal die digitale Information richtig bewertet werden muß, sind die Leseverstärker als Differenzverstärker ausgeführt, und jeweils zwei Bitleitungen sind an der Auswertung beteiligt. Eine übliche Art der Verschaltung, um Gleichtaktsignale zu unterdrücken, ist eine Folded Bit-Line-Struktur.

  
Abbildung 7.6: Speichermatrix in Folded Bit-Line-Struktur

Das Prinzip dieser Methode wird in Abbildung 7.6 dargestellt. Schaltet man eine Wortleitung durch, so kann man zwei nebeneinanderliegende Bitleitungen lesen und damit Störungen kompensieren, da nur jeweils auf eine Bitleitung (BL oder {) die Speicherladung durchgeschaltet wird. Eine weitere Methode, um die kleine Speicherladung richtig zu bewerten, ist Midlevel Sensing. Vor dem Durchschalten der Wortleitung werden die Bitleitungen auf die halbe Versorgungsspannung gelegt, und erst dann wird die Speicherladung aufgeschaltet.

Die platzsparende Anordnung der Speicherzellen unter Verwendung einer Folded Bit-Line Struktur ist in Abbildung 7.7 zu sehen. Die Ansicht von oben zeigt in schematischer Art Grabenkondensatoren, welche ovale Formen aufweisen. Die Bitleitungskontakte, welche die Verbindung zwischen Bitleitungen und Passing-Transistoren herstellen, sind als Kreuze gekennzeichnet.

  
Abbildung 7.7: Schematisierte Layout-Struktur

Die in [Nis92] vorgestellte und in [Nis94] in verbesserter Ausführung gezeigte in SOI-Technik gefertigte Speicherzelle soll nun näher untersucht werden.

  
Abbildung 7.8: Querschnitt durch eine DRAM-Zelle

Der in Abbildung 7.8 gezeigte Zellenquerschnitt zeigt in der unteren Hälfte die Grabenkondensatoren. Diese haben bei einer Grundfläche () eine ovale Form und eine Tiefe von ungefähr . Die Abbildung 7.9 soll die Einzelkomponenten der Abbildung 7.8 veranschaulichen.

Um die Oberfläche zu vergrößern, ist der Kondensator zum Teil zylinderförmig ausgeführt. Die Kapazität wird mit angegeben. Darüber sieht man im Querschnitt die Polysilizium-Wortleitungen. Die Wortleitungen sind mit Oxid bedeckt. Auf dieser Isolationsschicht befindet sich eine in Längsrichtung sichtbare Bitleitung aus Aluminium.

  
Abbildung 7.9: Schematisierte Darstellung des Querschnitts durch die DRAM-Zelle

Die Durchkontaktierung der Bitleitung, welche zwischen zwei Wortleitungen selbstjustierend geführt ist, kontaktiert jeweils eine Siliziuminsel. Jede dieser Inseln enthält zwei in SOI-Technik gefertigte Passing-Transistoren, die sich eine Durchkontaktierung teilen. Diese Transistoren weisen extrem flache Source- und Drain-Wannen auf, welche in Siliziumoxid eingebettet sind. Durch die hervorragende Isolierung genügen Auffrischungsraten, die im Zehntelsekundenbereich liegen. Die Wortleitungen aus Polysilizium werden als Gates verwendet und für die Wannenimplantierung als selbstjustierende Masken herangezogen.

Die sichtbaren Querschnitte von Aluminiumleitungen an der Oberseite der Abbildung 7.8, diese wurden in Abbildung 7.9 weggelassen, sind parallel zu den Wortleitungen geführt und unterstützen diese. Die Durchkontaktierungen zwischen den oberen Wortleitungen und den unteren Wortleitungen befinden sich außerhalb der Matrixstruktur.

Mit einer Zellengröße von ist der in [Nis94] gezeigte Prototyp für eine 64 MByte Speichertechnologie ausgelegt. Aus einer Speichermatrix werden 512 Bitleitungen parallel gelesen. Die Anzahl der Wortleitungen ist auf 128 limitiert.

Die technologische Besonderheit ist, daß die Speicherzelle von zwei Seiten des Wafers aufgebaut wird. Zunächst die Abbildung 7.8 von unten zu betrachten. Zuerst werden die Siliziuminseln, in denen später die MOS-Transistoren sitzen, und dann die Grabenkondensatoren in mehreren Ätz-, Oxidations- und Depositionschritten gefertigt. Dann wird eine Polysiliziumzwischenschicht aufgebracht. Diese Schicht wird mechanisch und elektrochemisch poliert und mit einem anderen Wafer thermisch verbunden. Der neue Wafer wird gewendet und solange geschliffen bzw. poliert, bis die in Abbildung 7.8 gezeigte nahezu horizontale Oxidschicht mit den eingebetteten extrem flachen Siliziuminseln übrigbleibt.

Nach der Oxidation des Gateoxids und einer Deposition der Bitleitungen werden die Transistorwannen implantiert. Auf diese Struktur werden die beiden Lagen Aluminiumverdrahtung, welche durch Isolationsschichten voneinander getrennt sind, aufgebracht.

Für die Berechnung der Verdrahtungskapazitäten sollen die Grabenkondensatoren und die Passing-Transistoren außer acht gelassen werden. Von der Unterseite der Wortleitungen ausgehend, soll eine durchgehende starke Oxidschicht den Abschluß zur Erdungsfläche bilden. Der in Abbildung 7.10 gezeigte Ausschnitt bildet eine Zelle, die vertikale Symmetrieflächen erlaubt. Bezogen auf Abbildung 7.10 erhält die Erdungsfläche die Kontaktnummer (1), darauf folgen die Wortleitungen von links nach rechts mit den Nummern (2)-(5). Der vorderen bzw. hinteren Bitleitung werden die Nummern (6) und (7) und den Wortleitungen der obersten Schicht von links nach rechts die Nummern (8)-(11) zugewiesen.

Da die unteren und oberen Wortleitungen außerhalb der Speichermatrix kontaktiert werden, sollen sie als getrennte Kontakte behandelt werden.

  
Abbildung 7.10: Der für die Berechnung verwendete Diskretisierungsausschnitt, Grundfläche

  
Abbildung 7.11: Diskretisierungsgitter der DRAM-Zelle, 6480 Elemente

Für dieses Problem sind elf Energieberechnungsläufe notwendig, um die 55 Kapazitäten zu berechnen. Da die Bitleitungskapazität untersucht werden soll, werden hier nur die Kapazitäten zwischen Leiter (6) und allen anderen Leitern angeführt.

Die in Klammer gesetzten Werte wurden mit einem verfeinerten Gitter, das 51840 Elemente aufweist, berechnet. Der Speicherbedarf für dieses Beispiel ist 4.83 MBytes bzw. 36.23 MBytes bei einer Koeffizientenmatrix von (8299,10.12) bzw. (68052,11.95) Einträgen. Der Zeitbedarf für eine DEC Alpha 175MHz unter dem Betriebssystem OSF/1 liegt bei 28 Sekunden bzw. 8 Minuten.

Addiert man alle Kapazitäten, so ist dies genauso aufzufassen, wie eine Berechnung zwischen Leiter (6) und allen anderen Leitern, die untereinander elektrisch verbunden sind. Als totale Bitleitungskapazität pro Zelle erhält man . Die Teilkapazität zwischen den beiden Bitleitungen macht ungefähr ein Viertel der Gesamtkapazität aus.

Die gesamte Bitleitungskapazität, bei 128 Zellen pro Bitleitung, liegt bei . Die Speicherkapazität pro Zelle wird mit ungefähr angegeben. Bei diesen Berechnungen ist der Passing-Transistor vollständig unberücksichtigt geblieben, und damit wurde auch der Einfluß der Gate/Drain-Kapazität vernachlässigt. Diese parasitäre Kapazität entsteht durch Unterdiffusion der Drain-Wanne unter das Gate.